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Wie bereits in der Einleitung zu diesem Kapitel erwähnt, gibt es die Möglichkeit, das Prinzipschaltbild unter Ver¬wendung von 6 Multiplizierern und 7 Addierern bei einem Filter 6. Ordnung praktisch direkt zu übernehmen.
Bild 2.15 Verwendung von N parallelen Zweigen für ein
Filter N-ter Ordnung
In diesem Fall ist keine Zirkulation der Amplitudenwerte nötig, sodaß das Schieberegister nur mehr als angezapfte Verzögerungsleitung benützt wird. Wegen der Notwendigkeit dieser Anzapfungen verschwindet aber der Vorteil der LSI-Bausteine, die zwar sämtliche Amplitudenwerte problemlos speichern können, aber nicht auch gleichzeitig ausgeben. Die Schieberegister können auch hier gleichzeitig bitweise arbeiten, sodaß eine Addier-Schiebe-Multiplikation möglich wird. Hierbei wäre es aber kaum ein zusätzlicher Aufwand, wenn man alle Amplitudenwerte parallel speichert, und einen Schieberegistersatz mit voller Wortbreite verwendet, wodurch auch die Multiplizierer parallel arbeiten könnten (Array-Multiplizierer). Wenn man annimmt, daß die Multi¬plikationszeit zur Schiebezeit hinzuaddiert wird, wird noch zusätzliche Zeit zum Addieren benötigt. Diese zusätzliche Zeit kann aber vermieden werden, indem man Buffer (in diesem Fall=Speicher) an den gekennzeichneten Stellen einfügt. Wenn man annimmt, daß die Addierzeit exakt gleich der Multiplikationszeit ist, dann tritt dadurch nur eine Verzögerung des Ausgangssignals um eine Abtastperiode ein.
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